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台积电5nm的更多细节披露

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宇宙无限 发表于 2020-6-30 06:30:55 | 显示全部楼层 |阅读模式
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来源:内容由半导体行业观察(icbank)编译自「wikichip」,谢谢。

在过去的十年中,台积电的运作节奏相当稳定。该公司于2019年3月开始生产其最新节点5纳米的风险产品。只要COVID-19不会中断运营,预计5纳米将在第二季度(可能在4月或5月)左右逐渐增加。本文从包括Arm Techcon 2019、第65届IEEE IEDM会议和ISSCC 2020在内的许多地方获取其信息。但让我们也有些失望的是,尽管该论文具有重要意义,但台积电的IEDM论文缺乏实质性内容,这并不符合我们对IEDM会议质量的期望。

台积电尚未透露N5节点的确切设备尺寸,因此我们将坚持自己的估计。我们目前的估计仍然是48 nm的多晶硅节距(poly pitch)和30 nm的金属节距(metal pitch)。这些尺寸得出的器件密度估计为171.3 MTr /mm?。而根据台积电在IEDM上的报告,5nm的密度比该公司自己的N7节点提高了1.84倍,但根据我们的估算,这个数字为1.87倍,两者相当接近。自台积电(TSMC)逐步扩展其7纳米节点以来,正好在4月份就标志着这一增长。令人印象深刻的是,这距离该公司在16nm推出其首款FinFET器件还不到5年。从N16到N5,台积电目前正以摩尔定律2x / 2年的速度推出生产节点,这实际上快于历史趋势线。

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在IEDM论文的其中一张图中,TSMC展示了图案化EUV的保真度(patterning fidelity)。很难说我们能在多大程度上依靠他们在IEDM的介绍,但是如果我们假设此处的最小金属间距约为30 nm,则单元高度约为?6T(与N7相同),这是可行的达到约180 nm的cell高度,高密度的cell很可能是2 + 2 yielding 的8 Fin Cell,但是如果COAG表示单鳍隔离,则N5可能是7Fin的高度。换句话说,鳍间距(fin pitch)可能为25-26 nm。台积电确实提到有一个使用3 Fin的HPC Cell。如果我们假设25 nm FP,则HPC Cell的高度为225 nm或7.5T(也与N7相同)。

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以下是我们根据现有数据得出的当前假设。

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PPA

总体而言,台积电N5是一种高密度,高性能FinFET工艺,专为移动SoC和HPC应用而设计。Fab 18在台湾南部科学园区的公司新的12英寸GigaFab工厂中,Fab广泛使用了EUV工艺。台积电表示,其5纳米工艺比其7纳米节点的密度高1.84倍。台积电还优化了模拟器件,实现了大约1.2倍的扩展。在IEDM上,Geoffrey Yeap报告说,对于由60%逻辑,30%SRAM和10%模拟/ IO组成的典型移动SoC,他们预计将采用5 nm技术,能够将die的尺寸减少35%到40%。

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从设备功率和性能的角度来看,TSMC表示,在等功率情况下,设备的速度提高了15%,或者在相同速度下,其功耗降低了30%。这些数字与先前报告的一致。

N7随附的超LVT(uLVT)之外,还有一个新的极限LVT(eLVT),这可以将速度提高15%到25%。此外,与标准N5 Cell相比,我们上面提到的HP Cell变体可以以密度代价,将性能再提高10%。

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EUV

台积电强调在此过程中广泛使用EUV。值得指出的是,这实际上是台积电第一个基于“主要” EUV的节点。台积电N7和N7P节点是基于DUV的。台积电的第一个生产EUV流程是N7 +,但该节点实际上是一个孤立节点,与先前的节点不兼容,除了返回该节点之外,没有明确的迁移路径。另一方面,对于大多数客户而言,N5被设计为从N7迁移的主要途径。台积电表示,在切割,接触,过孔和金属线步骤中,使用了10层以上的EUV层来替代至少4倍的浸没层。这是将其基于EUV的N5节点与利用多重模式的假设N5节点进行比较得出的结果。

台积电在IEDM上展示了一张图表,报告说,与以前的工艺相比,N5首次使用更少的掩模。与基线的1倍N16相比,测量出图中条形的高度,N10使用的mask增加了1.31倍,N7使用的mask增加了1.45倍,而N5使用的mask增加了1.35倍。如果N5是基于多图案DUV的工艺,则掩模数量将激增至1.91倍。换句话说,在使用约60个掩模的14 / 16nm时,10 nm约需要78个掩模,7 nm约需要87个掩模,而5 nm则返回到81个掩模。如果没有EUV,则在5nm的时候需要115个掩模。他们没有给出与N7 +的比较,但我们估计它与10 nm的掩模数量相当。

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HMC

为了改善驱动电流,台积电为其5纳米FinFET器件引入了高迁移率通道(HMC)。台积电(TSMC)尽一切努力避免详细说明该通道的实际属性(每个相关的问题都被重言式所使用:“那些知道,知道”的人)。但试图隐藏这样的通用信息是徒劳的,我们希望TechInsights在产品开始发货后的几个月内发布该信息。我们相信台积电正在为pMOS器件采用SiGe通道。据我们所知,这大约由37%的Ge组成。台积电表示,与同等的Si finFET相比,HMC的性能提高了18%。下面显示了全应变HMC晶格的TEM。

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微缩助推器

台积电表示,它已在其N5工艺中加入了许多定标助推器。有趣的是,台积电称它们为“智能超扩展功能”(smart hyper scaling features),这是英特尔以前使用的营销术语。台积电称之为“唯一扩散终止”(“unique diffusion termination)的第一个助推器。我们认为,这是指cell边界处某种形式的单个扩散破坏。此外,TSMC还增加了在有源区(COAG)上降低栅极接触的能力。而英特尔先前在其10纳米节点上引入了这两项功能,并将其作为“超扩展功能”的一部分。

互连线

台积电(TSMC)表示,尽管间距趋于严峻,但金属线RC和通孔电阻与N7保持相对相似。台积电表示,这是通过“使用EUV图案,创新的按比例缩放的势垒/衬垫,ESL / ELK电介质和铜reflow来实现的。” 改进意味着互连RC相对于N7不会像N7相对于N16那样恶化。

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SRAM

台积电公布了两个6T SRAM变体:一个高性能单元和一个高密度单元。高性能Cell为0.025 ?m?,而高密度Cell为0.021 ?m?。在绝对占位面积和它们各自类别中,这两个单元都是迄今为止最密集的SRAM单元。换句话说,即使是高性能SRAM单元,其密度也比迄今为止报道的所有其他正在生产的SRAM cell都要高。

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以前,我们假设辅助电路的占比约为30%,这估计约有32 Mib /mm?的缓存。与N7的24.7 Mib /mm?相比,增加了30%。在ISSCC 2020上,台积电展示了带有135 Mib HD SRAM和附加IP的测试装置。他们报告的HD Cell密度确实与我们的估计相符。显示了HD SRAM阵列的Shmoo图,其中将其用作高性能L1高速缓存。他们能够在0.85 V的电压下达到4.1 GHz。仔细观察该图可以发现,如果将电压提高至0.9 V,则可以超过4.2 GHz。

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最后的思考

在最近的两个节点中,TSMC的执行非常出色。自从其16 nm节点以来,每个过程节点的扩展速度都比其前身更快。N7是该公司最快的斜坡节点,有史以来最快的缺陷密度降低。台积电表示,它希望其N5节点的速度更快。5纳米工艺于2019年3月进入风险生产。该工艺有望在今年第二季度(可能在4月或5月)加速进行。如果增加速度,这将是晶体管密度和SRAM密度方面最密集的节点——超越三星和英特尔。三星5纳米仅比其7纳米稍密集,与台积电的5纳米相比没有竞争力。三星的下一个飞跃是其3纳米节点。英特尔很可能会凭借其7纳米节点获得密度领先优势,但是,该节点要到明年下半年才会推出-落后1.5年。

台积电(TSMC)5纳米节点将在Fab 18上投入生产,新的12英寸EUV GigaFab将分三期建设。第一阶段于2018年初完成,这是5纳米工艺的开始。第二阶段在稍晚些时候开始,预计也将在2020年投入量产。第三阶段的最后阶段于2019年开始,计划于2021年投入量产。Fab18还将成为其3纳米工艺的未来工厂,该工艺计划于2022年进行。

除了制程技术本身,台积电还在封装方面开展工作。CoWoS是公司当前的主要2.5D技术。台积电最近宣布推出2倍标线(reticle)CoWoS,其HBM带宽高达2.7 TB / s,特别针对5纳米节点进行了优化。将来,它将扩展到3x光罩和最多8个HBM堆栈。台积电还宣布了SoIC封装,这是该公司的3D堆叠封装技术。

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*点击文末阅读原文,可阅读英文原文

*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。

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